Résumé
La technologie CMOS à base de Silicium complètement déserté sur isolant (FDSOI) est considérée comme une option privilégiée pour les applications à faible consommation telles que les applications mobiles ou les objets connectés. Elle doit cela à son architecture garantissant un excellent comportement électrostatique des transistors ainsi qu’à l’intégration de canaux contraints améliorant la mobilité des porteurs. Ce travail de thèse explore des solutions innovantes en FDSOI pour nœuds 20nm et en deçà, comprenant l’ingénierie de la contrainte mécanique à travers des études sur les matériaux, les dispositifs, les procédés d’intégration et les dessins des circuits. Des simulations mécaniques, caractérisations physiques, et intégrations expérimentales de canaux contraints (sSOI, SiGe) ou de procédés générant de la contrainte (nitrure, fluage de l’oxyde enterré) nous permettent d’apporter des recommandations pour la technologie et le dessin physique des transistors en FDSOI. Dans ce travail de thèse, nous avons étudié le transport dans les dispositifs à canal court, ce qui nous a amené à proposer une méthode originale pour extraire simultanément la mobilité des porteurs et la résistance d’accès. Nous mettons ainsi en évidence la sensibilité de la résistance d’accès à la contrainte que ce soit pour des transistors FDSOI ou nanofils. Nous mettons en évidence et modélisons la relaxation de la contrainte dans le SiGe apparaissant lors de la gravure des motifs et causant des effets géométriques (LLE) dans les technologies FDSOI avancées. Nous proposons des solutions de conceptions de circuit ainsi que des solutions technologiques afin d’améliorer la performance des cellules standard logiques et de mémoire vive statique (SRAM). En particulier, nous démontrons l’efficacité d’une isolation duale pour la gestion de la contrainte et l’extension de la capacité de polarisation arrière, qui est un atout majeur de la technologie FDSOI. Enfin, la technologie 3D séquentielle rend possible la polarisation arrière en régime dynamique, à travers une co-optimisation conception de circuit/technologie.
Mots-clefs
déformation ; contrainte ; FDSOI ; SiGe ; effets géométriques ; co-optimisation dessin/technologie
Composition du jury
- M. Sorin Cristoloveanu (IMEP LaHC) – Rapporteur
- M. Olivier Thomas (IM2NP) – Rapporteur
- Mme. Chantal Fontaine (LAAS) – Examinatrice
- M. Damien Querlioz (C2N) – Examinateur
- M. Alain Claverie (CEMES) – Directeur de thèse
- M. François ANDRIEU (CEA-LETI) – Encadrant
- M. Didier Dutartre (STMicroelectronics) – Encadrant